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一种新型低功耗 SRAM 读写辅助电路设计

2020-03-21 22:51电路技术 人已围观

简介SRAM 的功耗按工作状态可以分为动态功耗和静态功耗。动态功耗主要由工作频率来决定,而静态功耗主要由各类泄漏电流组成。随着 SRAM 特征尺寸进入到亚微米级别,静态功耗变得越来...

  SRAM 的功耗按工作状态可以分为动态功耗和静态功耗。动态功耗主要由工作频率来决定,而静态功耗主要由各类泄漏电流组成。随着 SRAM 特征尺寸进入到亚微米级别,静态功耗变得越来越重要。而降低 SRAM 的静态功耗最为直接有效的方式是降低 SRAM 的 VDD(电源电压)。虽然降低电源电压可以使静态功耗呈指数下降,但是,SRAM 的稳定性也会随着电源电压的下降而下降,甚至当 SRAM 器件工作电压下降到 VMIN 以下时,会出现存储单元失效的现象。
  
  在低电压下提高 SRAM 存储单元稳定性的方法有很多,最为广泛应用的两种方法为改变存储单元结构和增加辅助电路结构。其中,改变存储单元结构是将传统的 6 个晶体管(6T)的存储单元结构增加为 7T或 8T甚至更多晶体管的结构。这种方法固然可以提高 SRAM 的稳定性,但是增加的晶体管会显着的增加 SRAM 器件的面积以及功耗,这一现象对大容量的 SRAM 来说尤为明显。
  
  除此之外,增加辅助电路也是一种广泛使用的方法。然而,传统的辅助电路在提高读或者写单一性能的同时会造成另一种性能或稳定性的损失。针对上述情况,本文采用分步控制字线电压的两步控制技术,可以降低 SRAM 器件的 VMIN,并且提升工作在 VMIN 下的写阈值的同时不牺牲稳定性。
  

  1 SRAM 存储单元的稳定性分析

  
  1.1存储单元结构
  
  图 1 所示为传统 6T 存储单元结构。随着 VDD 下降,存储单元内部节点的状态越来越容易受到噪声的干扰而发生改变,从而导致失效。存储单元失效通常发生在电源电压小于规定的 VMIN 时,而VMIN 通常由静态噪声容限(SNM)和写阈值(WM)来决定。
  图 1  传统 6T 存储单元结构
  图 1  传统 6T 存储单元结构
  
  1.2稳定性分析
  
  通过分析图 1 所示存储单元的 SNM 和 WM 得到的 VMIN 的大小在一定程度上代表着 SRAM 的稳定性强弱。
  
  当 SRAM 读写数据时,SNM 和 WM 受字线、位线以及电源线电压的影响。降低字线和位线电压可以减少噪声电流 INOISE,从而提高全选单元和半选单元的 SNM。而增大字线电压或是降低存储单元电源电压(VDDC)等方法,可以使内部节点更容易翻转,从而提高全选单元的 WM。
  
  然而,字线或是位线电压的降低会使写入电流 IWRITE 减小,引入额外的写数据时间以及 WM 的损失,甚至在一定条件下使写操作失效。而字线电压的增大以及存储单元电源电压的降低会使 SNM 下降;负位线电压(NBL)则需要额外的电容器件来驱动,引入额外的面积损失。
  

  2 两步控制字线电压技术

  
  2.1传统辅助电路
  
  为了解决上述问题,设计者们通常同时使用读和写辅助电路技术来同时提高读写能力。WLUD和 NBL 的结合以及 VDDC 和 NBL 的结合,可以在提高 SNM 的同时提高写入数据的速度和WM。但是,因为这两种方法都用到了应用在位线上的 NBL 技术,额外的电容带来了面积损失。同时,位线连接在存储单元传输门 MOS 管 M3 和 M4 的源漏极。随着 SRAM 容量的增大,单根位线上的阻性负载也变得越来越多,电压下降的现象也越来越严重,这使得 NBL 技术无法作用于全部存储单元。而字线连接在传输门 MOS 管 M3 和 M4 的栅极上,随着 SRAM 容量的增大,字线上增加的容性负载只会影响到 SRAM 的时序,字线辅助电路技术对字线电压的改变会完整传输到每个 MOS 管。Taejoong Song 等人提出的双瞬态字线电压技术(DTWL)在 WLUD 技术的基础上,在字线开启的后端加入 WLOD 技术,目的是让 SRAM 在慢 NMOS 快 PMOS 这样写性能较差的工艺角也能使数据成功写入。但是由于字线电压在 WLUD 后升高至 WLOD,其写数据的速度至少降低了 15%。
  
  2.2两步控制字线电压技术
  
  针对这种情况,本文设计并采用两步控制(DSC)技术,结合 WLUD 和 WLOD 技术。图 2 所示为两步控制字线电压技术原理示意图。其中,过驱电压(VDDOD)由 SRAM 外部的低压差线性稳压器(LDO)来提供,对于多个 SRAM 器件组成的大规模 SRAM 阵列,所有 SRAM 共享一个 LDO, 因此,额外的 LDO 器件并不会引入过多的面积损失。而欠驱电压(VDDUD)则由 SRAM 内部产生。
  图 2  两步字线电压控制模块
  图 2  两步字线电压控制模块
  
  当字线打开时,使能信号 EN 有效,DTC 经过 TOD 延迟后将欠驱使能信号 UD 拉低使欠驱电压选通,同时在下拉 MOS 管栅极产生一个脉冲信号 DC 使字线电压 VWL 下降至欠驱电压。在本方案中, 过驱时间 TOD 占全部字线开启时间 TWL 的比例影响着 SRAM 的读写速度和稳定性。理论上,增大该比例会使全选单元的读写速度加快,然而,半选单元的读稳定性也会随比例的增大而降低;而减小该比例则有可能造成全选单元的写失效。因此,确定最优的比例是十分重要的。本方案的过驱时间 TOD 由延时时间控制模块(DTC)控制,其结构如图 3 所示。
  图 3 延迟时间控制模块结构
  图 3 延迟时间控制模块结构
  
  从图中可以看出,该模块由一个 6T 结构的存储单元和一个上拉 PMOS 管 M7 构成,6T 结构的两条位线分别接在高电平和低电平上。使用这样的结构便可以模拟全选单元写入数据的时间,动态地控制 TOD 占字线开启时间 TWL 的比例,从而在保证数据在过驱状态成功写入全选单元的同时,将半选单元的稳定性损失降至最低。最终,两步控制字线电压技术的波形示意图如图 4 所示。
  图 4  两步字线电压波形图
  图 4  两步字线电压波形图
  
  相比于 WLUD 技术,位线刚打开时的过驱电压在慢 NMOS 快 PMOS 这样写性能较差的工艺角也能使数据成功写入;相比于 WLOD 技术,字线电压经过短暂过驱之后,降低为欠驱电压。
  
  由于 TOD 占字线开启时间 TWL 的比例小,极大地降低了存储单元内部节点状态受噪声影响而改变的可能性,从而提高 SRAM 存储单元的稳定性;而相比于 Taejoong Song 等人的 DTWL 技术,位线刚打开时的过驱电压不会造成写速度的损失,数据在字线打开时就可以正常写入。
  
  图 5 所示为使用 DSC 字线电压技术的 SRAM 结构图。相比于传统结构,使用字线电压控制技术的 SRAM 只需要在行译码器处增加字线电压驱动模块,由外部 LDO 提供过驱电压,SRAM 内部电压源提供欠驱电压,同时通过 SRAM 逻辑模块控制字线电压驱动模块的功能。该结构并未改变存储单元的结构,且仅仅在行译码器处增加字线电压控制模块,因此不会引入过多的面积损失。
  图 5 两步字线电压控制的 SRAM 结构图
  图 5 两步字线电压控制的 SRAM 结构图

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